Ingénieur vérification UVM (F/H)

Référence : SI-UVM
Mise à jour le 22 décembre 2017

Mission :

Dans le cadre de notre développement, nous sommes à la recherche d’un(e) Ingénieur(e) Vérification UVM (H/F).

Vous aurez en charge :

  • La rédaction des plans de vérification;
  • L’implémentation des testbenchs en Verilog/System verilog/UVM;
  • La réalisation des tests et simulations au niveau RTL et RTL post routé;
  • La rédaction des rapports de vérification.

Poste basé à Toulouse et à pourvoir dès que possible.

Profil :

De formation Ingénieur ou Universitaire en électronique vous justifiez d’une expérience professionnelle significative dans la microélectronique et l’électronique embarqué .

Vous maîtrisez les techniques de vérification de SoC UVM ainsi que les langages verilog et SystemVerilog.

Anglais opérationnel

Lieu: Région sud-ouest
Type: Emploi

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